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一種開環結構的小數分頻鎖相環量化噪聲校準技術

一種開環結構的小數分頻鎖相環量化噪聲校準技術是為了滿足5G/6G高速數據通信系統中，片上系統SOC對時鐘信號的高要求而設計的。

該設計的的四大亮點：

1、消除量化噪聲，降低時鐘抖動。在互補DTC校準技術的基礎上，提出了量化噪聲校準技術，消除量化噪聲，同時可以進一步提高FOD時鐘輸出的整體噪聲性能；

2、降低面積、功耗。本技術減少了DTC在數字控制字為0時候的補償電路，減少了DTC數量，進而降低功耗和面積；

3、避免了頻率雜散抽取、鎖相環濾波等校準技術帶來的電路復雜度；

4、全后臺校準，相對原來的前臺校準+后臺校準，提出的全后臺校準技術對工藝電壓溫度Process Voltage Temperature（PVT）變化不敏感。

技術詳解：

為了提升系統相位噪聲性能，在壓低帶外噪聲的情況下，本技術提出采用小帶寬的設計，壓縮帶內噪聲對系統的貢獻，例如圖1中帶寬從w3-->w1。在振蕩器為主的帶外噪聲一定且比較高的情況下，為了提升相位噪聲性能，應該在壓低帶內噪聲的情況下，采用寬帶寬的設計，降低帶外噪聲對系統相位噪聲的貢獻，例如圖1中帶寬從w2-->w4。

在閉環量化噪聲抵消的分數型數字鎖相環中，通過將TDC的輸出e[k]與DSM的輸出u[k]進行相關處理產生比例因子，然后u[k]與比例因子相乘后的結果反饋并且與TDC輸出做差產生新的e[k]，這樣消除量化噪聲，從而可以提高帶內噪聲性能，進而采用大帶寬設計，得到優異的系統噪聲性能。

本技術通過將Bang-Bang Phase Detector（BBPD）的輸出e[k]與DSM的輸出eq[k]進行相關處理產生比例因子，然后eq[k]與比例因子相乘后的結果反饋并且與BBPD輸出做差產生新的e[k]。

賽思高性能SOC時鐘芯片

賽思作為國內首家為5G通信提供時頻同步解決方案的國家專精特新“小巨人”企業，也是國內三大移動通信運營商中國移動、中國電信、中國聯通5G同步網設備的核心供應商，基于5G規模商業化及6G預研實踐需要，研制了高性能SOC時鐘芯片。

賽思高性能SOC時鐘芯片

賽思高性能SOC時鐘芯片是基于自研的全數字鎖相環 ADPLL 技術，攻克了時間頻率處理功能微型化、時鐘抖動抑制、高精度時間誤差檢測等重難點問題，突破了全數字鎖相環、時間誤差檢測、時鐘同步算法、高頻時鐘分頻和驅動等關鍵技術瓶頸，將整個時鐘同步板卡的性能集成于一身，最終以SOC芯片的形態運用于時鐘授時、時頻傳輸鏈路和用時設備中，芯片體積較傳統時鐘時間同步處理模塊減小90%。

SOC時鐘芯片功能框架圖

同時產品具備時鐘輸出抖動優于200飛秒的輸出特性（國際競品250飛秒），屬全球首創，并于2023年當選央視專精特新·制造強國「年度絕活」案例，目前已在5G/6G移動通信、軌道交通、金融證券等有高精度時頻同步需求的場景得到廣泛應用。